在各种锁相环结构中，电荷泵锁相环因其稳定性高，捕获范围大，便于集成等特点而别广泛使用于无线通信、频率综合器和时钟恢复电路中。随着芯片设计集成化和电路设计的简洁化，锁相环芯片通常都集成了环路锁定测试电路。
电荷泵锁相环的锁定测试电路设计，包括模拟锁定测试和数字锁定测试两种办法。其中，模拟测试电路采用经鉴频鉴相器pFD输出的相位误差，出现脉冲信号对外部电容进行充电和放电，要较长的时间以达到稳定的电平输出，以指示当前锁相环状态是锁定或失锁，在电路设计方面不够灵活并缺乏精确判断锁相环的锁定状态，限制了其使用范围。数字锁定测试办法具有准确性高、可编程性且电路设计易于实现等优势而被广泛使用。目前，电荷泵锁相环的数字锁定指示电路设计中，通常采用在鉴频鉴相器pFD电路中测试经过分频后的参考时钟输入和同样经分频后的本振反馈信号的相位误差来实现，当相位误差超过某个锁定测试窗口时，锁相环电路就上报失锁指示信号。本文解析了电荷泵锁相环电路锁定测试的基本原理，通过分解影响锁相环数字锁定电路的关键因子，推导出相位误差的计算公式。并以CDCE72010为例子，通过试验验证了不合理的电路设计或外围电路参数是要怎么样影响电荷泵锁相环芯片数字锁定指示的准确性。
2、电荷泵锁相环电路的数字锁定测试原理
相位误差是数字锁定测试原理的最关键参数，下面分解了电荷泵锁相环电路中相位误差的来源，以及数字锁定测试电路是要怎么样基于相位误差实现的。
2.1pFD、电荷泵电流和相位误差
典型的电荷泵锁相环电路（如TI的CDCE72010）的pFD工作原理如图1所示。当送达pFD的参考
时钟输入超前本振时钟输入时，pFD1就输入一个高脉冲宽度的信号；反之，则在pFD2输出一个高脉冲电平宽度，通过pFD1和pFD2的脉冲信号以控制电荷泵电流的灌入和流出，经后级低通滤波器后，出现不同的压控电压以控制外部振荡器的输出，达到负反馈的稳定。通常pFD电路是通过比较参考时钟和本振时钟上升沿之间的时延，该时延称之为相位误差。在电路处于锁定状态时，该相位误差也就是锁相环的稳态相差参数。
2.2数字锁定测试原理
数字锁定测试的基本原理就是比较相位误差和预先设定的锁定测试窗口TLock_Window，一旦相位误差在继续N个周期里均落在预先设定的测试窗口以内，数字测试电路就指示该锁相环处于锁定状态；而在锁定状态下，一旦相位误差超出所设定的测试窗口，数字测试电路就指示该锁相环处于失锁状态。
图3是CDCE72010器件数字锁定测试电路示意图，当CDCE72010处于锁定状态时，锁定指示信号pLL_LOCKOutput输出为高电平。其中，N的取值可以是1、16、64或256，锁定测试窗口可选范围很宽，从1.5ns到28.6ns（常温条件下），可以满足绝大多数使用场合的需求。
3、数字锁定电路设计
由于数字锁定测试电路是通过分解锁相环的相位误差是不是落在预设的锁定测试窗口范围进行锁定指示判断，而锁相环的使用场景复杂，实际使用中的电路设计差异性较大，相位误差参数受锁相环电路设计的影响较大，不恰当的电路设计和外围器件选型可能出现较大的相位误差并超出锁相环芯片的最大锁定测试窗口。因此，要依据特定锁相环配置和外围电路选择适宜的测试窗口，或者依据测试窗口要求设计适宜的锁相环环路参数和外围电路。本节分解了影响锁相环锁按时相位误差的关键参数，重点探讨了要怎么样可靠地设计数字锁定指示电路。
3.1电荷泵锁相环电路锁定状态下的相位误差分解
图4是基于CDCE72010的电荷泵锁相环电路漏电流模型，包括了无源滤波电路和本地压控振荡器VCO或VCXO。理想情况下锁相环电路的相位误差应为0，但由于元器件的非理想特性，存在以下几种漏电流：电荷泵漏电流I1、滤波电路的电容C1、C2和C3引入的漏电流I2和本地压控振荡器引入的漏电流I3，这些漏电流（I1+I2+I3）均将影响环路锁定状态下的相位误差。
当锁相环处于锁定状态时，设相位误差为Δt，电荷泵输出脉冲宽度为Δt幅度为Icp的电流，则在一个鉴相周期T内在后级低通滤波电容上积累的电荷量为Q1=Δt•Icp。同时，在一个鉴相周期内，锁相环电路的漏电流泄漏的电荷为Q2=T•（I1+I2+I3）。锁定状态下的压控电压保持稳定，则经电荷泵补充的电荷Q1应等于漏电流泄漏掉的电荷Q2，即：
其中，为锁相环电路的鉴相频率。
图4CDCE72010电路中影响相位误差的漏电流模型
在图4所示的漏电流模型中，I1是锁相环芯片引入了，CDCE72010的电荷泵漏电流指标是小于100nA，目前一般陶瓷电容的漏电流I2也远小于100nA，而压控振荡器的漏电流I3则可以等效为流过压控输入端输入阻抗的电流，不同规格的振荡器，该指标差异较大，通常是达到uA级别。因此，压控振荡器的等效输入阻抗参数是影响锁相环锁定下相位误差的关键来源。
在采用CDCE72010的锁相环电路中，通常采用电源电压为3.3V的压控振荡器VCO/VCXO，其锁按时的压控电压Vctrl一般稳定在1.65V附近。依据式（1），若忽略I1和I2漏电流，则在锁定状态下由VCO/VCXO输入阻抗引入的相位误差为：
依据式子（2）可以看出，为了减小锁按时的相位误差，可以尽可能地提高锁相环的鉴相频率fpFD、电荷泵电流Icp、以及压控振荡器的输入阻抗Ri。
3.2数字锁定测试电路设计和试验探测
在数字锁定测试电路设计中，非得严格确保锁按时的相位误差Δt小于锁定测试窗口TLock_Window，
否则数字锁定指示信号就将出现误判现象。依据前面分解得知，在CDCE72010锁相环电路中，外部VCXO的输入阻抗是数字锁定电路设计的一个关键参数，依据式（2），可以得到压控振荡器输入阻抗的指标要求：
假设在使用中CDCE72010中鉴相频率为1MHz，电荷泵电流为1，预设的锁定测试窗口为5.8ns，本地VCXO的压控电压为1.65V，则可以得到VCXO的输入阻抗要求：
在锁相环电路设计中，鉴相频率和电荷泵电流与环路直流增益成正比，跟锁相环的环路带宽和相位裕量密切相关，为了得到较小的环路带宽，通常要降低鉴相频率或电荷泵电流。进一步分解式（2），相位误差跟鉴相频率和电荷泵电流成反比，因此在低环路带宽电路的设计中，非得特别留意压控振荡器的输入阻抗（或漏电流指标）和锁定测试窗口的设计，严格满足式（3）的设计要求。
可以通过试验来检查式（3）的正确性。在CDCE72010的评估板上，改变VCXO压控端的等效输入阻抗，通过观察CDCE72010锁定指示输出管脚或锁定指示寄存器的锁定状态，分解该锁定测试电路是不是可靠地工作，详尽试验设置如下：
参考时钟为25MHz，VCXO频率为125MHz，鉴相频率为1MHz，pFD的测试窗口为5.8ns，控制电压为1.65V，试验结果如表1所示，其中Ri_min为计算出的VCXO输入阻抗的最小值，√表示锁相环指示锁定，×表示锁相环数字锁定指示为失锁状态。其中，在试验过程中，由示波器监控CDCE72010的参考时钟和本振时钟一直处于锁定状态。
表1不同VCXO输入阻抗值对CDCE72010数字锁定指示的影响
从表1中可以看出VCXO的输入阻抗对锁相环的数字锁定有很大的影响，例如当电荷泵电流为1.2mA时，依据式（3）可以得到VCXO的最小输入阻抗为237Kohms，那么有关低于这个值的输入阻抗，数字锁相指示无法正确指示锁定，试验探测的结果与理论分解是吻合的。
4、总结
本文在电荷泵锁相环数字锁定测试工作原理的基础上，分解了影响锁按时相位误差的环路参数和外围元器件的关键参数，包括电荷泵电流、鉴相频率和漏电流等。同时依据对整个环路漏电流路径的分解，重点分解了外部压控振荡器的等效输入阻抗对锁相环锁定指示准确性的影响。
以CDCE72010数字锁定设计为例，为了提高数字锁定测试电路锁定状态指示的准确性，在低环路带宽的锁相环电路设计中，非得选择恰当的外部压控振荡器的输入阻抗参数指标。
